(一) 細(xì)節(jié)決定成敗PCB設(shè)計是一個細(xì)致的工作，需要的就是細(xì)心和耐心。剛開始做設(shè)計的新手經(jīng)常犯的錯誤就是一些細(xì)節(jié)錯誤。器件管腳弄錯了，器件封裝用錯了，管腳順序畫反了等等，有些可以通過飛線來解決，有些可能就讓一塊板子直接變成了廢品。畫封裝的時候多檢查一遍，投板之前把封裝打印出來和實際器件比一下，多看一眼，多檢查一遍不是強(qiáng)迫癥，只是讓這些容易犯的低級錯誤盡量避免。否則設(shè)計的再好看的板子，上面布滿飛線，也就遠(yuǎn)談不上優(yōu)秀了。(二) 學(xué)會設(shè)置規(guī)則其實現(xiàn)在不光高級的PCB設(shè)計軟件需要設(shè)置布線規(guī)則，一些簡單易用的PCB工具同樣可以進(jìn)行規(guī)則設(shè)置。人腦畢竟不是機(jī)器，那就難免會有疏忽有失誤。所以把一些容易忽略的問題設(shè)置到規(guī)則里面，讓電腦幫助我們檢查，盡量避免犯一些低級錯誤。另外，完善的規(guī)則設(shè)置能更好的規(guī)范后面的工作。所謂磨刀不誤砍柴工，板子的規(guī)模越復(fù)雜規(guī)則設(shè)置的重要性越突出?，F(xiàn)在很多EDA工具都有自動布線功能，如果規(guī)則設(shè)置足夠詳細(xì)，讓工具自己幫你去設(shè)計，你在一旁喝杯咖啡，不是更愜意的事情嗎?(三) 為別人考慮的越多，自己的工作越少在進(jìn)行PCB設(shè)計的時候，盡量多考慮一些最終使用者的需求。比如，如果設(shè)計的是一塊開發(fā)板，那么在進(jìn)行PCB設(shè)計的時候就要考慮放置更多的絲印信息，這樣在使用的時候會更方便，不用來回的查找原理圖或者找設(shè)計人員支持了。如果設(shè)計的是一個量產(chǎn)產(chǎn)品，那么就要更多的考慮到生產(chǎn)線上會遇到的問題，同類型的器件盡量方向一致，器件間距是否合適，板子的工藝邊寬度等等。這些問題考慮的越早，越不會影響后面的設(shè)計，也可以減少后面支持的工作量和改板的次數(shù)?？瓷先ラ_始設(shè)計上用的時間增加了，實際上是減少了自己后續(xù)的工作量。在板子空間信號允許的情況下，盡量放置更多的測試點，提高板子的可測性，這樣在后續(xù)調(diào)試階段同樣能節(jié)省更多的時間，給發(fā)現(xiàn)問題提供更多的思路。(四) 畫好原理圖很多工程師都覺得layout工作更重要一些，原理圖就是為了生成網(wǎng)表方便PCB做檢查用的。其實，在后續(xù)電路調(diào)試過程中原理圖的作用會更大一些。無論是查找問題還是和同事交流，還是原理圖更直觀更方便。另外養(yǎng)成在原理圖中做標(biāo)注的習(xí)慣，把各部分電路在layout的時候要注意到的問題標(biāo)注在原理圖上，對自己或者對別人都是一個很好的提醒。層次化原理圖，把不同功能不同模塊的電路分成不同的頁，這樣無論是讀圖還是以后重復(fù)使用都能明顯的減少工作量。使用成熟的設(shè)計總是要比設(shè)計新電路的風(fēng)險小。每次看到把所有電路都放在一張圖紙上，一片密密麻麻的器件，腦袋就能大一圈。

在基于信號完整性計算機(jī)分析的PCB設(shè)計方法中，最為核心的部分就是PCB板級信號完整性模型的建立，這是與傳統(tǒng)的設(shè)計方法的區(qū)別之處。SI模型的正確性將決定設(shè)計的正確性，而SI模型的可建立性則決定了這種設(shè)計方法的可行性。目前構(gòu)成器件模型的方法有兩種：一種是從元器件的電學(xué)工作特性出發(fā)，把元器件看成‘黑盒子’，測量其端口的電氣特性，提取器件模型，而不涉及器件的工作原理，稱為行為級模型。這種模型的代表是IBIS模型和S參數(shù)。其優(yōu)點是建模和使用簡單方便，節(jié)約資源，適用范圍廣泛，特別是在高頻、非線性、大功率的情況下行為級模型是一個選擇。缺點是精度較差，一致性不能保證，受測試技術(shù)和精度的影響。另一種是以元器件的工作原理為基礎(chǔ)，從元器件的數(shù)學(xué)方程式出發(fā)，得到的器件模型及模型參數(shù)與器件的物理工作原理有密切的關(guān)系。SPICE 模型是這種模型中應(yīng)用最廣泛的一種。其優(yōu)點是精度較高，特別是隨著建模手段的發(fā)展和半導(dǎo)體工藝的進(jìn)步和規(guī)范，人們已可以在多種級別上提供這種模型，滿足不同的精度需要。缺點是模型復(fù)雜，計算時間長。一般驅(qū)動器和接收器的模型由器件廠商提供，傳輸線的模型通常從場分析器中提取，封裝和連接器的模型即可以由場分析器提取，又可以由制造廠商提供。在電子設(shè)計中已經(jīng)有多種可以用于PCB板級信號完整性分析的模型，其中最為常用的有三種，分別是SPICE、IBIS和Verilog-AMS、VHDL-AMS。

開發(fā)電路板組裝測試PCB布局規(guī)則1、在通常情況下，所有的元件均應(yīng)布置在電路板的同一面上，只有頂層元件過密時，電路板組裝測試生產(chǎn)商才能將一些高度有限并且發(fā)熱量小的器件，如貼片電阻、貼片電容、貼片IC等放在底層。2、在保證電氣性能的前提下，元件應(yīng)放置在柵格上且相互平行或垂直排列，以求整齊、美觀，在一般情況下不允許元件重疊;元件排列要緊湊，元件在整個版面上應(yīng)分布均勻、疏密一致。3、電路板上不同組件相臨焊盤圖形之間的最小間距應(yīng)在1MM以上。4、離電路板邊緣一般不小于2MM.電路板的最佳形狀為矩形，長寬比為3:2或4:3.電路板面尺大于200MM乘150MM時，應(yīng)考慮電路板所能承受的機(jī)械強(qiáng)度。PCB設(shè)計設(shè)置技巧PCB設(shè)計在不同階段需要進(jìn)行不同的各點設(shè)置，在布局階段可以采用大格點進(jìn)行器件布局;對于IC、非定位接插件等大器件，可以選用50~100mil的格點精度進(jìn)行布局，而對于電阻電容和電感等無源小器件，可采用25mil的格點進(jìn)行布局。大格點的精度有利于器件的對齊和布局的美觀。PCB設(shè)計布局技巧在PCB的布局設(shè)計中要分析電路板的單元，依據(jù)起功能進(jìn)行布局設(shè)計，對電路的全部元器件進(jìn)行布局時，要符合以下原則：1、按照電路的流程安排各個功能電路單元的位置，使布局便于信號流通，并使信號盡可能保持一致的方向。2、以每個功能單元的核心元器件為中心，圍繞他來進(jìn)行布局。元器件應(yīng)均勻、整體、緊湊的排列在PCB上，盡量減少和縮短各元器件之間的引線和連接。3、在高頻下工作的電路，要考慮元器件之間的分布參數(shù)。一般電路應(yīng)盡可能使元器件并行排列，這樣不但美觀，而且裝旱容易，易于批量生產(chǎn)。

隨著集成電路輸出開關(guān)速度提高以及PCB板密度增加，信號完整性已經(jīng)成為高速數(shù)字PCB設(shè)計必須關(guān)心的問題之一。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不工作。如何在PCB板的設(shè)計過程中充分考慮到信號完整性的因素，并采取有效的控制措施，已經(jīng)成為當(dāng)今PCB設(shè)計業(yè)界中的一個熱門課題。基于信號完整性計算機(jī)分析的高速數(shù)字PCB板設(shè)計方法能有效地實現(xiàn)PCB設(shè)計的信號完整性。1. 信號完整性問題概述信號完整性(SI)是指信號在電路中以正確的時序和電壓作出響應(yīng)的能力。如果電路中信號能夠以要求的時序、持續(xù)時間和電壓幅度到達(dá)IC，則該電路具有較好的信號完整性。反之，當(dāng)信號不能正常響應(yīng)時，就出現(xiàn)了信號完整性問題。從廣義上講，信號完整性問題主要表現(xiàn)為5個方面：延遲、反射、串?dāng)_、同步切換噪聲(SSN)和電磁兼容性(EMI)。延遲是指信號在PCB板的導(dǎo)線上以有限的速度傳輸，信號從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個傳輸延遲。信號的延遲會對系統(tǒng)的時序產(chǎn)生影響，在高速數(shù)字系統(tǒng)中，傳輸延遲主要取決于導(dǎo)線的長度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。另外，當(dāng)PCB板上導(dǎo)線(高速數(shù)字系統(tǒng)中稱為傳輸線)的特征阻抗與負(fù)載阻抗不匹配時，信號到達(dá)接收端后有一部分能量將沿著傳輸線反射回去，使信號波形發(fā)生畸變，甚至出現(xiàn)信號的過沖和下沖。信號如果在傳輸線上來回反射，就會產(chǎn)生振鈴和環(huán)繞振蕩。